안녕하세요 Investor 우기ya입니다. 저는 앞으로 자율주행 등을 포괄하는 A.I 시대의 도래 그 속에서 반도체와 5G로 대표되는 통신망의 하드웨어적인 고도화가 먼저 이루어질 것으로 예상하고 있습니다. 오늘은 반도체의 업종에서 성능개선을 이루기 위해서 현재 진행되고 있는 일은 무엇인지 문제점은 무엇인지에 대해서 말씀드려보고자 합니다.
반도체의 미래 - 반도체가 해결해야할 문제
앞으로 10년 이 공부가 당신의 '부'를 결정한다는 영상에서 저는 '반도체'에 대한 공부가 돈이 되는 공부가 될 것이라고 말씀드린 바 있습니다. 반도체는 현재 더 적은 공간에서 더 높은 효율을 내는 방향으로 진행되고 있습니다. 이를 위해서 진행되는 것이 우리가 흔히 7나노, 5나노 등의 미세공정으로 알려져 있는 선폭의 간격을 줄이는 미세화 공정이 되겠습니다. - 이는 웨이퍼의 면적이 동일하다면, 소모되는 전력의 양이 같다는 '데너스 스케일링' 덕분에 가능한 일입니다. - 미세화에 있어서 전류가 누설되어서 원치 않는 반응이 나타나기도 하는 데요. 이런 문제를 해결하기 위해서 등장한 것이 게이트 부문에 HKMG(하이케이 메탈 게이트)와 같은 물질을 도포하거나 전류가 게이트에 닿는 표면적을 늘리는 FET 공정의 변화입니다. 여기에 있어서도 어느정도 한계점이 보이자 반도체를 위로 쌓아서 올리는 패키징 공정이 등장하고 있습니다 .
선폭을 줄인다. - 미세화 공정
반도체는 트랜지스터로 이루어져 있습니다. 트랜지스터는 1) 증폭 2) 스위칭의 기능을 합니다. 증폭은 흐르는 전류의 양을 증폭시키는 역할입니다. 스위칭은 전류가 흐르거나 흐르지 않도록 통제하는 역할을 말합니다. 반도체의 집적도가 높다는 것은 이 트랜지스터가 많은 양 집적되어 있다는 것을 뜻합니다.
트랜지스터가 스위칭의 역할을 하기 위해서는 전류가 흐르거나 흐르지 않도록 해야 하는데요. 이 역할을 하는 것이 트랜지스터의 'GATE'입니다. 미세화는 이 게이트의 공간이 더 좁아지는 방향으로 진행되고 있습니다. 선폭이 좁아질 수록 게이트가 차지하는 공간도 적어지기 때문이지요.
이렇게 선폭이 작아지게 되면, 동일한 웨이퍼 면적에 더 많은 트랜지스터를 집적할 수 있습니다. 이는 곧 반도체의 성능과 직결됩니다. 0,1의 신호를 전달하는 트랜지스터의 양이 많이 집적되어 있을 수록 처리할 수 있는 연산의 갯수와 속도가 빨라질 수 있습니다. 하지만, 전류의 선폭이 줄어들면서 문제가 발생했습니다. 전류가 원치 않게 흐르는 전류 누설이 대표적인 예입니다.
미세화공정에서 생겨나는 문제 - 전류누설
전류의 누설을 막는 방법으로는 크게 두 가지 방식이 있습니다.
해결책 1) HKMG 등 새로운 소재를 사용
첫 번째 방식은 전류의 누설을 막을 수 있는 소재를 사용하는 것입니다. 'High - K'로도 알려져 있는 이 소재는 대한민국에서는 디엔에프라는 업체가 제작하고 있습니다. 본래 아케다의 Higk-K를 8 : 2 비율 정도로 사용해왔었는데, 한-일 무역분쟁 이후로 디엔에프의 소재 사용량이 많이 늘어난 것으로 알려져 있습니다.
이 뿐 아니라 반도체의 미세화공정이 진행되면 진행될수록 새로운 신 소재가 개발되지 않는 한, High-K 에 대한 수요는 지속적으로 증가할 것으로 기대되고 있습니다.
해결책 2) 게이트에 닿는 표면적을 늘리자 - Planar FET => FinFET => Gate-All-Around (GAA)
게이트가 전류가 누설되는 것을 막지 못 하는 것은 전류의 누설을 막을 수 있는 표면적이 미세화가 진행될 수록 적어지기 때문입니다. 이 때 등장한 방법이 게이트가 채널에 닿는 표면적의 면적을 늘리는 방법입니다. 14나노 공정 이후로 인텔이 Tri-Pod라는 방식으로 처음 도입한 Fin-Fet 방식이 현재는 주로 사용되고 있습니다. Fin FET은 기존에 Planar FET의 게이트가 2차원적으로만 채널에 닿던 것을 채널을 위로 올려서 채널이 닿는 면적을 늘리는 방식을 뜻합니다. 삼성전자는 이 게이트의 면적을 4면적으로 늘리는 GAA (Gate All Around) 방식을 5나노 공정이후부터 도입할 것으로 알려져 있습니다.
패키징 위로 쌓아올리자. - SIP
미세화 공정이 물리적으로 한계점에 봉착하자. 수평적인 발전 이외에 수직적인 발전인 패키징 기술역시 발달하고 있습니다. 대표적인 패키징 방식은 SIP (System In Pacakaging) 으로 쉽게 말하면, CPU, GPU , 램을 수직으로 쌓아올려서 하나의 칩이 사용되는 수평의 면적만큼만을 사용해 고성능 반도체를 만드는 것을 듯합니다. 이는 하나의 칩에 모든 반도체 기기들을 모아서 만드는 SOC (System On Chip) 방식과는 다른 방식입니다.
SIP 방식에서 수직으로 연결된 칩들간의 상호작용을 위해서 기존에는 와이어를 통해서 위로 쌓아올린 패키징을 연결했다면, 이제는 TSV(Through Silicon Via - 실리콘 관통 전극) 방식으로 패키징되는 소자들 간에 구멍을 수직으로 뚫어서 사용되는 면적을 줄이고 또 속도를 올리는 방식으로 진행되고 있습니다. 다만, TSV는 가격이 비싸다는 단점이 있습니다.
이 외에도 반도체 칩이 꽂히는 기판(PCB)의 사용량을 줄이려는 시도 등 패키징에서도 반도체의 발전이 이루어지고 있습니다.
*반도체가 해결해야할 문제 한 장으로 정리하는 - Youtube 영상 *
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